高精度低杂散信号发生器设计
摘 要：在分析dds工作原理的基础上，以fpga为主控电路、ad9910芯片为核心，设计一种高精度、频率连续可调、响应速度快、低杂散的信号发生器，并对该信号发生器的系统结构和软硬件进行详细设计，针对dds芯片本身输出杂散多的特性，在设计中采取了技术措施，有效抑制了dds杂散信号，可用于替代某卫星微波雷达系统中的模拟压控振荡器。
关键词：信号发生器 高精度 低杂散
中图分类号：tn741 文献标识码：a 文章编号：1007-3973（2013施羽）003-096-02
在现代雷达、通信和电子对抗领域中，信号发生器得到广泛应用，传统的信号发生器由于通常采用模拟元件或fpga来实现，往往出现输出频率不准、控制线性度差等缺点。在目前信号频率合成的各种类型中，直接数字频率合成（dds）技术是近年来迅速发展起来的频率合成方法，其具有精度极高、可控性好等一系列显著优点，可以实现系统的数字化。本文介绍了一种基于dds实现高精度、低杂散信号发生器的设计方案，可用于替代某卫星雷达系统中应用的模拟压控振荡器（下文简称vco）。
1 dds工作原理
dds的工作原理是将2 弧度做n位量化，以系统时钟为参考频率对信号相位进行采样。其内部结构框图如图1所示，由相位累加器、存储器、数模转换器和低通滤波器以及参考时钟fc构成。n位频率控制字在每个时钟周期内与相位累加器中的相位进行一次累加，累加的结果作为一个寻址地址，地址对应的波形存储器中的内容就是一个波形合成点的幅度值，经d/a转换将其转换为模拟采样值，再经过低通滤波器滤波后得到满足要求的模拟信号。
图1 dds内部结构框图
2 系统设计
应某雷达系统要求，信号发生器需同时输出3路信号，且要求输出信号具有高分辨力、连续可调、低杂散等特点。其整个系统硬件架构如图2所示，主要由fpga、dds、时钟、电源、滤波等构成。
图2 硬件架构图
dds芯片选用ad9910，该芯片采样频率可以达到1 ghz，内部的相位累加器为32 bit（即将2 分为232等份），其频率分辨力可以达到0.23 hz。
2.1 电源设计
对于系统电源设计需要注意的是，由于该信号发生系统属于数模混合电路，这就需要防止数字信号对模拟信号输出的串扰，通过采用磁珠连接和增加电容滤波电路的方式可以有效地降低数字和模拟电源间的干扰。
而在数字电路中，因为芯片的电源引脚上的噪声主要是高频噪声，一般要在芯片的引脚并联一个较小的电容滤波，位置应尽量靠近芯片。
2.2 时钟电路设计
系统时钟杂散主要来自于以下两方面：
（1）由于参考时钟本身的稳定性和精度较差，会导致dds输出信号相噪较差，产生大量杂散。
（2）fpga内部存在大量的分频，且dds芯片的参考时钟亦是由fpga产生，其产生的时钟占空比存在着误差，会引起时钟信号频率不稳，使得在离输出信号频率的窄带宽内产生杂散。
通过采用性能较好的温补晶振，合理选择fpga送出的时钟频率，并且在fpga输出端增加滤波电路以提高送入dds芯片的时钟信号品质，可以有效减少时钟引入杂散的数量和幅度。
2.3 软件设计
采用vhdl语言编写信号发生器软件程序，用于将输入的串行频率控制码转换成相应的频率控制字发送给ad9910，从而使ad9910产生频率可控的正弦信号。其软件构成如图3所示。
图3 fpga软件构成图
2.4 与传统方法的对比
某雷达系统中模拟vco相位噪声仅为-110dbc@10khz，且控制特性线性度较差。而本文设计的信号发生器相位噪声为-125dbc@5khz，控制特性是线性的，频率分辨率为0.23hz，远端杂散抑制为90dbc以上，近端杂散抑制为-100dbc以上，完全可以替代模拟vco。图4为两种实现方法频率控制特性对比图。
3 结束语
本文设计了一种高精度、低杂散信号发生器，该发生器结构简单，控制精度高，可替代某雷达系统中的模拟vco，能提高输出信号相位噪声指标，克服其频率输出不稳定、控制特性线性度差的缺点。本文提及的时钟设计中的注意事项是来自笔者设计、调试过程中的具体经验，是经实践证明的有效的解决方案。
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