——by meter.
高速铁路技术7.5 在一个Cache存储系统中，命中时Cache的访问时间为l0ns，失效开销为60ns，存储系统的访问效率是0.5，现在要通过增加块大小，使存储系统的访问效率达到0.94。
张丰毅 同志（1）当存储系统的访问效率为0.5时，计算命中率和平均访问时间。
（2）为了使存储系统的访问效率达到0.94，命中率和平均访问时间应该提高到多少?
补充1：在一个Cache存储系统中，主存储器的访问周期、存储容量和单位价格分别为60ns、64MB和10元/MB，Cache的访问周期、存储容量和单位价格分别为10ns、512KB和100元/MB，Cache的命中率为0.98。
（1）计算这个Cache存储系统的等效访问周期、存储容量和单位价格。
（2）计算这个Cache存储系统的访问效率。
补充2：假设2级存储系统的两级物理存储器的访问时间的关系为T2=5T1，在命中率H为0.9和0.99两种情况下，分别计算存储系统的访问效率。
补充3：假设某程序不计访存时间的指令执行时间是2个时钟周期，平均每条指令访存1.33次。增设Cache后，程序访存命中Cache的概率为98%，命中Cache时指令用于访存所需时间为2个时钟周期，未命中Cache时用于访存所需时间为50个时钟周期。请分别计算不设置Cache和设置Cache两种情况下的程序的指令平均执行时间（CPI），以及增设Cache与不增设Cache的加速比。
9.1 设E为交换函数，S为均匀洗牌函数，B为蝶式函数，PM2I为移数函数，函数的自变量是十进制数表示的处理机编号。现在有32台处理机，其编号为0，1，2，….， 31。分别计算下列互连函数
E2(12) S(8) B(9) PM2I+3(28) E0(S(4)) S(E0(18))
解：先计算n=log2N,N=32,所以n=5；
（1）共有32个处理机，表示处理机号的二进制地址应为5位。
E2（12）＝E2（01100）＝01000（8）
S（8）＝S（01000）＝10000（16）
B（9）＝B（01001）＝11000（24）
PM2I+3（28）＝28＋23 mod32 ＝4
E怎么ps合成照片0（S（4））＝E0（S（00100））＝01001（9）
S（E0（18））＝S（E0（10010））＝S（10011）＝00111（7）
第七章 存储层次
7.1简述“Cache-主存”层次与“主存-辅存”层次的区别。
7.2 地址映像方法有哪些？它们各有什么优缺点？
7.3 降低cache失效率有哪几种方法？
7.4 简述减小cache失效开销的几种方法。
7.5在一个Cache存储系统中，命中时Cache的访问时间为l0ns，时效开销为为60ns，存储系统的访问效率是0.5，现在要通过增加块大小，使存储系统的访问效率达到0.94。
（1）当存储系统的访问效率为0.5时，计算命中率和平均访问时间。
（2）为了使存储系统的访问效率达到0.94，命中率和平均访问时间应该提高到多少?
说明：访问效率e指Cache存储器的访问时间与存储系统平均访存时间的比值。
9.1设E为交换函数，S为均匀洗牌函数，B为蝶式函数，PM2I为移数函数，函数的自变量是十进制数表示的处理机编号。现在有32台处理机，其编号为0，1，2，….， 31。分别计算下列互连函数
教师节黑板报内容E2(12) S(8) B(9) PM2I+3(28) E0(S(4)) S(E0(18))
9.2 评价互连网络性能的主要参数有哪些？
10.1 解释下列术语
集中式共享多处理机 分布式共享多处理机 监听协议
目录协议 写作废协议 写更新协议
计算机系统结构：传统机器程序员所看到的计算机属性，即概念性结构与功能特性。
计算机组成：计算机系统结构的逻辑实现，包含物理机器级中的数据流和控制流的组成以及逻辑设计等。
计算机实现：计算机组成的物理实现，包括处理机、主存等部件的物理结构，器件的集成度和速度，模块、插件、底板的划分与连接，信号传输，电源、冷却及整机装配技术等。
系列机：由同一厂家生产的具有相同系统结构、但具有不同组成和实现的一系列不同型号的计算机。
模拟：用软件的方法在一台现有的计算机（称为宿主机）上实现另一台计算机（称为虚拟机）的指令系统。
仿真：用一台现有计算机（称为宿主机）上的微程序去解释实现另一台计算机（称为目标机）的指令系统。
并行性：计算机系统在同一时刻或者同一时间间隔内进行多种运算或操作。只要在时间上相互重叠，就存在并行性。它包括同时性与并发性两种含义。
耦合度：反映多机系统中各计算机之间物理连接的紧密程度和交互作用能力的强弱。
紧密耦合系统：又称直接耦合系统。在这种系统中，计算机之间的物理连接的频带较高，一般是通过总线或高速开关互连，可以共享主存。
松散耦合系统：又称间接耦合系统，一般是通过通道或通信线路实现计算机之间的互连，可以共享外存设备（磁盘、磁带等）。计算机之间的相互作用是在文件或数据集一级上进行。
1.2 试用实例说明计算机系统结构、计算机组成与计算机实现之间的相互关系。
答：如在设计主存系统时，确定主存容量、编址方式、寻址范围等属于计算机系统结构。确定主存周期、逻辑上是否采用并行主存、逻辑设计等属于计算机组成。选择存储芯片类型、微组装技术、线路设计等属于计算机实现。
计算机组成是计算机系统结构的逻辑实现。计算机实现是计算机组成的物理实现。一种体系结构可以有多种组成。一种组成可以有多种实现。
1.4 计算机系统设计中经常使用的4个定量原理是什么？并说出它们的含义。
泉州旅游景点大全答：（1）以经常性事件为重点。在计算机系统的设计中，对经常发生的情况，赋予它优先的处理权和资源使用权，以得到更多的总体上的改进。（2）Amdahl定律。加快某部件执行速度所获得的系统性能加速比，受限于该部件在系统中所占的重要性。（3）CPU性能公式。执行一个程序所需的CPU时间 = IC ×CPI ×时钟周期时间。（4）程序的局部性原理。程序在执行时所访问地址的分布不是随机的，而是相对地簇聚。
1.5 分别从执行程序的角度和处理数据的角度来看，计算机系统中并行性等级从低到高可分为哪几级？
答：从处理数据的角度来看，并行性等级从低到高可分为：（1）字串位串：每次只对一个字的一位进行处理。这是最基本的串行处理方式，不存在并行性；（2）字串位并：同时对一个字的全部位进行处理，不同字之间是串行的。已开始出现并行性；（3）字并位串：同
时对许多字的同一位（称为位片）进行处理。这种方式具有较高的并行性；（4）全并行：同时对许多字的全部位或部分位进行处理。这是最高一级的并行。
从执行程序的角度来看，并行性等级从低到高可分为：（1）指令内部并行：单条指令中各微操作之间的并行；（2）指令级并行：并行执行两条或两条以上的指令；（3）线程级并行：并行执行两个或两个以上的线程，通常是以一个进程内派生的多个线程为调度单位；（4）任务级或过程级并行：并行执行两个或两个以上的过程或任务（程序段），以子程序或进程为调度单元；（5）作业或程序级并行：并行执行两个或两个以上的作业或程序。
2.1 区别不同指令集结构的主要因素是什么？根据这个主要因素可将指令集结构分为哪3类？答：区别不同指令集结构的主要因素是CPU中用来存储操作数的存储单元。据此可将指令系统结构分为堆栈结构、累加器结构和通用寄存器结构。
2.2 简述CISC指令集结构功能设计的主要目标。从当前的计算机技术观点来看，CISC指令集结构的计算机有什么缺点？
答：主要目标是增强指令功能，把越来越多的功能交由硬件来实现，并且指令的数量也是越来越多。
缺点： (1) CISC结构的指令集中，各种指令的使用频率相差悬殊。（2）CISC结构指令的复杂性带来了计算机体系结构的复杂性，这不仅增加了研制时间和成本，而且还容易造成设计错误。（3）CISC结构指令集的复杂性给VLSI设计增加了很大负担，不利于单片集成。（4）CISC结构的指令集中，许多复杂指令需要很复杂的操作，因而运行速度慢。 (5) 在CISC结构的指令集中，由于各条指令的功能不均衡性，不利于采用先进的计算机体系结构技术（如流水技术）来提高系统的性能。
2.3 简述RISC指令集结构的设计原则。
答（1） 选取使用频率最高的指令，并补充一些最有用的指令；（2）每条指令的功能应尽可能简单，并在一个机器周期内完成；（3）所有指令长度均相同；（4）只有Load和Store操作指令才访问存储器，其它指令操作均在寄存器之间进行； (5) 以简单有效的方式支持高级语言。
2.1 指令集应满足哪几个基本要求？
淘宝企业开店流程答：对指令集的基本要求是：完整性、规整性、高效率和兼容性。
完整性是指在一个有限可用的存储空间内，对于任何可解的问题，编制计算程序时，指令集所提供的指令足够使用。
规整性主要包括对称性和均匀性。对称性是指所有与指令集有关的存储单元的使用、操作码的设置等都是对称的。均匀性是指对于各种不同的操作数类型、字长、操作种类和数据存储单元，指令的设置都要同等对待。
高效率是指指令的执行速度快、使用频度高。
2.1 通常有哪几种指令格式，请简述其适用范围。
答： (1) 变长编码格式。如果系统结构设计者感兴趣的是程序的目标代码大小，而不是性能，就可以采用变长编码格式。（2）固定长度编码格式。如果感兴趣的是性能，而不是程序的目标代码大小，则可以选择固定长度编码格式。 (3) 混合型编码格式。需要兼顾降低目标代码长度和降低译码复杂度时，可以采用混合型编码格式。
3.3 简述先行控制的基本思想。
答：先行控制技术是把缓冲技术和预处理技术相结合。缓冲技术是在工作速度不固定的两个功能部件之间设置缓冲器，用以平滑它们的工作。预处理技术是指预取指令、对指令进行加工以及预取操作数等。
采用先行控制方式的处理机内部设置多个缓冲站，用于平滑主存、指令分析部件、运算器三者之间的工作。这样不仅使它们都能独立地工作，充分忙碌而不用相互等待，而且使指令分析部件和运算器分别能快速地取得指令和操作数，大幅度地提高指令的执行速度和部件的效率。这些缓冲站都按先进先出的方式工作，而且都是由一组若干个能快速访问的存储单元和相关的控制逻辑组成。
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