基于FPGA的U盘主控架构与验证设计
女士内衣什么牌子好毕业论文基于FPGA的U盘主控架构与验证设计院 (系)：电子与信息工程学院专业年级:08级电子信息科学与技术姓名:  学号:80514073 指导老师：讲师  2012年5月13日
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基于FPGA的U盘主控架构与验证设计
摘要随着市场对U盘的需求越来越大，价格与功能成为各生产商的竞争主力。对于单价差异不大的U盘，消费者往往更关心的是功能的多元性。因此，如何让U盘控制器更具兼容性与扩展性，已成为当前各主控厂商最关注的问题。然而由于商业技术保密，加上研发人员对该领域很少问津等原因，导致U盘的性能难以得到快速更新。本文从U盘的核心出发，深入研究主控制器芯片内部结构与设计方案。通过研究分析，该结构主要由USB收发器、USB串行引擎、8位/16位专用处理器、FIFO控制器、NAND FLASH与ECC控制器组成。本文重点讲述专用处理器的架构与设计流程，根据计算机内存管理机制和任务调度机制，基于FPGA 设计ASIC的方法，实现数字前端设计，并在USB2.0开发套件EP1C6Q240N+CY7C68013上得到验证。关键词:,FPGA,U盘主控,ASIC，专用处理器,USB,NAND FLASH
maseter of architercture and verification of design  based on FPGA Udisk
Abstract
with the growing market demand for U disk,the price and function as
the main competition of the manufacturers,U disk unit price difference is small consumers are oftern more concerned with the diversity of functions.Therefore,how to make aUdisk controller more compatibility and scalability,has become the greatest concern of the current master manufacturers.However,due to the confidentiality of commercial technology,coupled with R&D personnel in this area rarely cares and other reasons,leading to U disk erformance is difficult to get quick updates.Deparature from the core of the U disk,in-depth study of the internal structure and design of the main controller chip.Through research amd analysis of the structure by the USB transceiver,USB serial engine,8/16 a dedicated processor ,FIFO controller,NAND Flash ECC controller composition.KEY words;FPGA,Udisk master,ASIC,dedicated processor,USB,nand flash
摘要  2
1 U盘 4
1.1 U盘概要  4
1.2 U盘主控方案  5
1.3 FLASH晶片类型  5
2 协议概要  5
克里斯 埃文斯
2.1 ULPI协议 5
2.1.1 ULPI主要功能及原理  6
2.1.2工作模式8
2.1.3 UMTI+特性8
2.1.4 传输与接收命令9
2.2 USB Mass storage协议10
2.2.1命令块数据包(CBW) 10
2.2.2命令状态包(CSW) 12
2.2.3 19种指令13
2.2.4 U盘初始化流程命令: 14
3 U盘系统架构15
3.1系统架构对比15
由于USB接口流程复杂，且涉及很多电气规范，本文则不讨论XCVR和SIE。
162009年去世的明星
3.2 设计结构17
3.3 工作流程18
4 部分功能验证19
4.1 USB控制器代码19
4.2 验证举例21
参考文献22
结束语23
1 U盘
1.1 U盘概要
主要是由USB插头、主控芯片、稳压ICLDO、晶振、闪存FLASH、PCB板、帖片电阻、电容、发光二极管LED等组成。
1.2 U盘主控方案国内的主控有:
擎泰，联，慧荣，联盛，鑫创，安国，芯邦
1.3 FLASH晶片类型
Flash芯片生产市场几乎被三星，英特尔，海力士，东芝几家给垄断。
市场上有部分大容量存储晶片的制程已经接近20nm。
FLASH的结构有三种:
SLC(Single-Level Cell)即1bit/cell，速度快寿命长，价格昂贵(约MLC 3倍以上的价格)，约10万次擦写寿命;
MLC(Multi-Level Cell)即2bit/cell，速度一般寿命一般，价格一般，约5000---10000次擦写寿命;
TLC(Trinary-Level Cell)即3bit/cell，有的Flash厂家也叫8LC，速度慢，寿命短，价格便宜，约500次擦写寿命，目前还没有厂家能做到1000次。
原片：即完全通过生产检测的圆晶。
白片：即有一点点瑕疵，被厂家刷下来的。
陆川老婆黑片：有较多的坏块，但是其中也有大部分是好块。2 协议概要
2.1 ULPI协议
ULPI全称为 USB2.0 Transceiver Macrocell Low Pin Interface，此协议是针对USB2.0的信号特点进行定义的，分为8位或16位数据接口。目的是为了减少开发商的工作量，缩短产品的设计周期，降低风险。此接口模块主要是处理物理底层的USB协议及信号，可与SIE整合设计成一专用ASIC芯片，也可独立作为PHY的收发器芯片，下以8位接口为例介绍PHY的工作原理及设计特点。
2.1.1 ULPI主要功能及原理
首先，为保证兼容性,PHY支持全速和高速工作模式。为此高速集线器(Root Hub或Hub)能够检测设备是高速端口还是全速端口，以作相应的速度模式进行工作。因此，信号接口能实现以下功能:
(1)不同速率接口之间的动态传输
(2) 高速设备检测(HighSpeed Detection Handshake)
(3)高速设备断开检测(HS_Disconnect)
(4)能传输高速/全速差分信号(要求阻抗匹配)
阿信资料(5)发送和检测高速包开始信号(SYNC)
(6)发送和检测高速包结束信号(EOP)
(7)NRZI编码和位填充(Bit Stuff / Bit Unstuff)
(8)支持挂起和复位的操作
ULPI 物理层接口包括1Clk I/O)、data I/O 、dir O 、stpI 、nxtO;
各接口的功能:
Clk: 输入输出同步时钟 (60MHZ)。
Data: 数据总线，总线初始化为非0，由上升沿触发8位  ，传入00表示总线IDLE。
Dir: 1 ：获得总线权，传入数据(PHY TO LINK)  0 传出数据LINK TO PHY，同时监视总线活动状态，当PHY内部PLL不稳定时DIR被拉高。
Stp：停止数据传输，并将DIR拉低。一般在数据包末端时拉高
Nxt：表示当前字节已经接收，并指向下一个字节
2.1.2工作模式
2.1.3 UMTI+特性