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五查五看ELECTRONICS WORLD・技术交流
近年来，随信息技术的迅猛发展，对集成电路性能、功耗不断提出更高的需求。在摩尔定律的推动下，集成电路的晶体管集成密度越来越高，不断更新迭代的先进制造技术是提升集成电路密度、提高性能、降低功耗的重要保障。集成电路制造工艺经历了从微米级向纳米级的快速发展，经历多个重要的技术节点，分别是500nm、180nm、130nm、90nm、65nm、45nm、28nm、22nm，14nm、7nm，根据国际半导体技术蓝图预测，一直可以发展到未来的1.5nm。
在集成电路关键尺寸微缩过程中，等比例特征缩小是重要原则之一。其基本概念是在器件芯片面积固定不变的情况和前提下，等比例的缩小相关器件的特征缩小尺寸，可有效的降低器件开启电压，同时提高
器件集成密度，使芯片获得更快的速度和更低的成本。传统晶体管的栅堆叠结构是多晶硅栅极/二氧化硅介质层，在进入亚微米特征尺寸领域后，沟道长度和栅极氧化层厚度也在不断缩小，器件的特征尺寸按比例缩小也变得越来越困难。到了65nm 技术节点时，二氧化硅介质层逐渐达到了其薄膜物理特性极限，不可避免的带来了掺杂硼原子扩散、栅极漏电、多晶硅耗尽损耗等问题，严重影响了晶体管器件的应用。在45nm技术节点，随着晶体管的尺寸进一步缩小，源极和漏极物理距离更加接近，亟需解决源极向下的漏电问题以及源极和漏极之间的漏电问题。最好的解决办法就是寻比二氧化硅更好的“绝缘体”，用以更好地隔离栅极和晶体管有源区，高介电常数材料，即高k材料，具有比二氧化硅更高的介电常数和更好的场效应特性，因此产业对高k材料投入了大量资源进行开发和器件集成。
在早期高介电常数材料的研发中，发现了其与多晶硅栅电极不匹配的问题。这一问题不仅会导致在高介电常数材料与多晶硅材料的界面上产生大量的缺陷，而且还会降低器件的电子迁移率。针对这一问题的解决方案是用金属电极取代多晶硅。采用高介电常数栅介质和金属电极（一种具有带隙中间值金属功函数的材料）相结合的方法，制作高性能器件，成功地解决了迁移率降低的问题。因此高k金属栅结构（high k/metal gate, HKMG）是解决集成电路进一步微缩、提升器件性能的关键。
1  高k/金属栅结构
图1给出了高k/金属栅结构晶体管示意图。由图可见，高k/金属栅结构的核心是高k介质层和栅金属材
料。产业界经过反复试验，认为基于铪的高k绝缘材料是取代二氧化硅、作为栅电极绝缘层材料的最佳选择。该系列材料包括：可用于微处理器等高性能集成电路的氧化铪（HfO2, k≈25）；用于低功耗电路的铪硅酸盐/铪硅氧氮化合物（HfSiO/HfSiON, k≈15）。二氧化铪具有很高的介电常数，但较难集成，除了在厚度较薄或被恰当保护处理的情况外，材料还会在较低的温度（~500℃）结晶。而铪硅酸盐能提高材料的热稳定性表现，但会降低介电常数。铪硅氧氮化合物也具有很好的热稳定性，甚至经过高达~1050℃的源/漏退火处理后，材料仍能保持多晶态存在，并且能在降低栅漏电流的同时，略微提高K
值。
图1 高k/金属栅结构晶体管示意图
Intel在45nm工艺时首次启用了高介电常数金属栅极（High-k/ Metal Gate，HKMG）技术，即采用基于金属铪（Hafnium）的氧化物作为栅极电介质，TiN替代传统的多晶硅栅极作为金属栅极。高k介质隔离层与金属栅极的组合使用，不仅能够大幅减小栅极漏电流，同时因高k栅介质层的等效氧化物厚度（Equivalent Oxide Thickness，EOT）较薄，还能有效减低栅极电容。HKMG技术，有效支持由纳米OS晶体管和PMOS晶体管共同构成的互补金属-氧化物-半导体（CMOS，complementary metal oxide semiconductor）场效应晶体管技术向28nm及以下技术代前进，并成为CMOS器件材料变化的分水岭。
在HKMG技术的工艺方面，存在以IBM为代表的先栅（gate-first）工艺和以Intel为代表的后栅（gate-last）工艺。晶体管通过离子注入在衬底中形成源漏区结构，而后进行高温退火来激活注入的离子。先栅工艺是在源漏区的离子注入和随后的退火步骤之前形成金属栅极，而后栅工艺是在源漏区离子注入及高温退火步骤之后形成金属栅极。先栅工艺也称前栅工艺，其与传统CMOS集成方案一
实现高k/金属栅结构的介质化学机械平坦化技术
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中国科学院微电子研究所集成电路先导工艺研发中心  张  月
北方工业大学材料系  纪承尧  张慧斌  赵  明  屈  敏
中国科学院微电子研究所集成电路先导工艺研发中心  杨  涛