【计算机组成原理】基础知识汇总（必背）整理了⼀下超星上的题⽬以及教材《计算机组成原理第3版》——唐朔飞的课后题。
第 1 章计算机系统概论
超星题⽬
说明计算机系统的层次结构。
说明冯诺依曼体系结构的特点。
计算机硬件系统由运算器、存储器、控制器、输⼊设备和输出设备5⼤部件组成。
指令和数据均⽤⼆进制代码表⽰。
指令由操作码和地址码组成，操作码⽤来表⽰操作的性质，地址码⽤来表⽰操作数在存储器中的位置。
指令在存储器内按顺序存放。通常，指令是顺序执⾏的，在特定条件下可根据运算结果或根据设定的条件改变执⾏顺序。
早期的冯·诺依曼机以运算器为中⼼，输⼊/输出设备通过运算器与存储器传送数据。
知识点：
冯·诺依曼机的基本⼯作⽅式是：控制流驱动⽅式
冯·诺依曼机⼯作⽅式的基本特点：按地址访问并顺序执⾏指令
什么是机器字长、指令字长、存储字长？
机器字长是指CPU⼀次能处理数据的位数，通常与CPU的寄存器位数有关。
指令字长是⼀个指令字中包含⼆进制代码的总位数。指令字长取决于从操作码的长度、操作码地址的
长度和操作码地址的个数。
存储字长是⼀个存储单元存储⼆进制代码的位数。
存储字是存放在⼀个存储单元中的⼆进制代码组合
存储单元是存放⼀个存储字的所有存储元集合。
其他
存放欲执⾏指令的寄存器是：IR
⼀个8位的计算机系统以16位来标⽰地址，则该计算机系统中有（65536）个地址空间。
指令流通常是（主存流向控制器）
CPU内通⽤寄存器的位数取决于（机器字长）。
课后题
什么是计算机系统、计算机硬件和计算机软件？硬件和软件哪个更重要？
计算机系统：由计算机硬件系统和软件系统组成的综合体。
计算机硬件：指计算机中的电⼦线路和物理装置。
计算机软件：计算机运⾏所需的程序及相关资料。
硬件和软件在计算机系统中相互依存，缺⼀不可，因此同样重要。
解释下列概念：主机、 CPU 、主存、存储单元、存储元件、存储基元、存储元、存储字、存储字长、存储容量、机器字长、指令字长。
主机：是计算机硬件的主体部分，由 CPU 和主存储器 MM 合成为主机。
CPU ：中央处理器，是计算机硬件的核⼼部件，由运算器和控制器组成；（早期的运算器和控制器不在同⼀芯⽚上，现在的 CPU 内除含有运算器和控制器外还集成了 CACHE ）。
主存：计算机中存放正在运⾏的程序和数据的存储器，为计算机的主要⼯作存储器，可随机存取；由存储体、各种逻辑部件及控制电路组成。
存储单元：可存放⼀个机器字并具有特定存储地址的存储单位。
存储元件：存储⼀位⼆进制信息的物理元件，是存储器中最⼩的存储单位，⼜叫存储基元或存储元，不能单独存取。
存储字：⼀个存储单元所存⼆进制代码的逻辑单位。
存储字长：⼀个存储单元所存⼆进制代码的位数。
存储容量：存储器中可存⼆进制代码的总量；（通常主、辅存容量分开描述）。
机器字长：指 CPU ⼀次能处理的⼆进制数据的位数，通常与 CPU 的寄存器位数有关。
指令字长：⼀条指令的⼆进制代码位数。
指令和数据都存于存储器中，计算机如何区分它们？
通过不同的时间段来区分指令和数据，即在取指令阶段（或取指微程序）取出的为指令，在执⾏指令阶段（或相应微程序）取出的即为数据。
gdp通过地址来源区分，由 PC 提供存储单元地址的取出的是指令，由指令地址码部分提供存储单元地址的取出的是操作数。
第 3 章系统总线
超星题⽬
系统总线包括哪三类？起到什么作⽤？
数据总线：⽤来传输各功能部件之间的数据信息。
地址总线：⽤来指出数据总线上的源数据或⽬的数据在主存单元的地址或I/O设备的地址
控制总线：⽤来发出各种控制信号，监视各部件状态
总线判优控制是解决什么问题的？总的来说可以分为哪两种⽅式？
总线判优控制解决多个部件同时申请总线时的总线使⽤权分配问题
可以分为集中式和分布式
集中式总线控制优先权仲裁⽅式有哪三种？各有什么特点？
链式查询：只需要少数⼏根线就能按⼀定优先次序实现总线控制，易于扩充设备，对电路故障最敏感，且优先级别低的设备可能很难获得请求。
计数器定时查询：⽤⼀个计数器控制总线使⽤权，相对链式查询⽅式多了⼀组设备地址线，少了⼀根总线响应线。优先级设置较灵活，对故障不敏感，连线及控制过程较复杂
独⽴请求：响应速度快，总线允许信号 BG 直接从控制器发送到有关设备，不必在设备间传递或者查询。优先次序控制灵活，但控制线数量多，总线控制更复杂。
简述总线周期的 4 个阶段。
申请分配阶段：由需要使⽤总线的主模块（或主设备）提出申请，经总线仲裁机构决定下⼀传输周期的总线使⽤权授予某⼀申请者。
寻址阶段：取得了使⽤权的主模块通过总线发出本次要访问的从模块（或从设备）的地址及有关命令，启动参与本次传输的从模块。
传数阶段：主模块和从模块进⾏数据交换，数据由源模块发出，经数据总线流⼊⽬的模块。
结束阶段：主模块的有关信息均从系统总线上撤除，让出总线使⽤权。
总线通信控制是解决什么问题的？总的来说有哪⼏种控制⽅式？各⾃的特点是什么？
总线通信控制主要解决通信双⽅如何获知传输开始和传输结束，以及通信双⽅如何协调如何配合。
通常有同步通信、半同步通信、异步通信、分离通信四种⽅式
同步通信：统⼀时标控制（时标由CPU总线控制部件发出）。优点：模块间配合简单⼀致。缺点：主从模块强制性“同步”，按最慢部件设计公共时钟，严重影响这总线⼯作效率，设计局限性，缺乏灵活性。
异步通信：允许各模块速度的不⼀致性。设计灵活。主从模块之间采⽤应答⽅式（握⼿⽅式）。分为不互锁、半互锁、全互锁。
半同步通信：保留同步通信和异步通信特点。所有的地址、命令、数据信号发出时间，按照时钟前沿；接收⽅采⽤时钟后沿。允许不同速度的模块和谐⼯作。。增设“等待”（WAIT）响应信号线，通过插⼊时钟协调。
分离式：
通信各模块欲占⽤总线使⽤权都必须提出申请。
在得到总线使⽤权后，主模块在限定的时间内向对⽅传送信息，采⽤同步⽅式传送，不再等待对⽅的回答信号。
各模块在准备数据的过程中都不占⽤总线，是总线可接受其他模块的请求。
总线被占⽤时都在做有效占⽤，或者通过它发送命令，或者通过它传送数据，不存在空闲等待时间，充分利⽤总线的有效占⽤，从⽽实现了总线在多个主、从模块间进⾏信息交叉重叠并⾏式传送。对⼤型计算机很重要。
串⾏传输和并⾏传输有何区别？各适⽤于什么场合？
串⾏传输：数据在单条 1 位宽的传输线上，⼀位⼀位地按顺序分时传送。成本低，速度慢，适合远距离数据传输。
并⾏传输：数组在多条并⾏ 1 位宽的传输线上，同时由源传送到⽬的地。成本⾼，速度快，适合近距离数据传输。
其它
主存通过（总线的类型）来识别信息是地址还是数据。
总线的异步通信⽅式（不采⽤时钟信号，只采⽤握⼿信号）
某总线有104根信号线，其中数据线（DB）为32根，若总线⼯作频率为33MHz，则其理论最⼤传输率为（132MB/s）。
微型计算机中控制总线提供的完整信息是（来⾃I/O设备和存储器的响应信号、所有存储器和I/O设备的时序信号和控制信号）
假设某系统总线在⼀个总线周期中并⾏传输 4 字节信息，⼀个总线周期占⽤ 2 个时钟周期，总线时钟频率为 10MHz，则总线带宽是（20MB/S）
传输⼀张分辨率为640*480像素、65536⾊的照⽚（采⽤⽆压缩⽅式），设有效数据传输率为56kbit/s，⼤约需要的时间是
640 * 480 * 16 / 56k = 87.77s俊介犬
计算机使⽤总线结构的主要优点是便于实现积⽊化，同时（减少了信息传输线的条数）。
总线复⽤⽅式可以（减少总线中信号线的数量）
三种集中式总线控制中，（独⽴请求）⽅式响应时间最快，（链式查询）⽅式对电路最敏感。
课后题
什么是总线？总线传输有何特点？为了减轻总线负载，总线上的部件应具备什么特点？
总线是多个部件共享的传输部件。
总线传输特点：在某⼀时刻，只允许有⼀个部件向总线发送信息，⽽多个部件可以同时从总线上接收相同的信息。
为了减轻总线负载，总线上的部件应通过三态驱动缓冲电路与总线连通。
解释下列概念：总线宽度、总线带宽、总线复⽤、总线的主设备（或主模块）、总线的从设备（或从模块）、总线的传输周期和总线的通信控制。
总线宽度：通常指数据总线的根数；
总线带宽：总线的数据传输率，指单位时间内总线上传输数据的位数；
总线复⽤：指同⼀条信号线可以分时传输不同的信号（地址总线和数据总线）。
总线的主设备（主模块）：指⼀次总线传输期间，拥有总线控制权的设备（模块）；
总线的从设备（从模块）：指⼀次总线传输期间，配合主设备完成数据传输的设备（模块），它只能被动接受主设备发来的命令；
总线的传输周期：指总线完成⼀次完整⽽可靠的传输所需时间；
总线的通信控制：指总线传送过程中双⽅的时间配合⽅式。
画图说明异步通信中请求与回答有哪⼏种互锁关系？
为什么说半同步通信同时保留了同步通信和异步通信的特点？
半同步通信既能像同步通信那样由统⼀时钟控制，⼜能像异步通信那样允许传输时间不⼀致，因此⼯作效率介于两者之间。
什么是总线的数据传输率，它与哪些因素有关？
总线数据传输率即总线带宽，指单位时间内总线上传输数据的位数，通常⽤每秒传输信息的字节数来衡量。
它与总线宽度和总线频率有关，总线宽度越宽，频率越快，数据传输率越⾼。
例如：总线⼯作频率为33MHz，总线宽度为32位（4 Byte），则总线的宽度为33 x 4 = 132MBps。
设总线的时钟频率为8MHZ，⼀个总线周期等于⼀个时钟周期。如果⼀个总线周期中并⾏传送16位数据，试问总线的带宽是多少？
由于：f=8MHz，T=1/f=1/8M 秒，⼀个总线周期等于⼀个时钟周期周秀娜真空秀八字
所以：总线带宽=16/（1/8M） = 128 Mbps = 16 MBps （注意单位）
在⼀个 32 位的总线系统中，总线的时钟频率为 66 MHz，假设总线最短传输周期为 4 个时钟周期，试计算总线的最⼤数据传输率。若想提⾼数据传输率，可采取什么措施？
总线传输周期=4*1/66M秒
总线的最⼤数据传输率=32/(4/66M)=528 Mbps = 66 MBps
若想提⾼数据传输率，可以提⾼总线时钟频率、增⼤总线宽度或者减少总线传输周期包含的时钟周期个数。
非常完美齐琦微博在异步串⾏传送系统中，字符格式为：1个起始位、8个数据位、1个校验位、2个终⽌位。若要求每秒传送120个字符，试求传送的波特率和⽐特率。
⼀帧包含：1+8+1+2=12位
波特率：单位时间内传送⼆进制数据的位数，单位⽤ bps（位/秒），故波特率为：（1+8+1+2）* 120 = 1440 bps
⽐特率：单位时间内传送⼆进制有效数据的位数，单位⽤ bps 表⽰，故⽐特率为：8 * 120 = 960 bps
非诚勿扰 李思第 4 章存储器
超星题⽬
清炖排骨的简单做法试⽐较RAM和ROM。
RAM：随机存储器。可读可写。常⽤于主存。分为静态RAM和动态RAM
ROM：只读存储器。在程序执⾏过程中只能将内部信息读出，不能随意写⼊。
从实现技术的⾓度，试⽐较SRAM和DRAM。
SRAM ⼯作原理是触发器。DRAM ⼯作原理是电容。
在同样⼤⼩的芯⽚中，DRAM（动态RAM)的集成度远⾼于SRAM(静态RAMI)
DRAM ⾏、列地址按先后顺序输送，减少了芯⽚引脚，封装尺⼨也减少
DRAM 的功耗⽐ SRAM ⼩
DRAM 的价格⽐ SRAM 便宜，容量⼤，存取周期长
DRAM 的速度⽐ SRAM 低
DRAM 需要再⽣，故需配置再⽣电路，也需要消耗⼀部分功率
存储芯⽚内的地址译码⽅式有⼏种？各⾃特点及应⽤场合？
线选法：适⽤于地址线较少的芯⽚。其特点是地址信号只须经过⼀个⽅向的译码就可以选中某⼀存储单元的所有位
重合法：适⽤于地址线较多的芯⽚。其特点是地址线分成两组，分别经⾏、列两个⽅向译码，只有⾏、列两个⽅向均选中的存储元才能进⾏读/写
什么是动态 RAM 的刷新？刷新有⼏种⽅式？简要说明之。
对 DRAM 定期进⾏的全部重写过程，⼀次刷新⼀⾏。
集中刷新：在规定的⼀个刷新周期内，对全部存储单元集中⼀段时间逐⾏进⾏刷新，此刻必须停⽌读/写操作。这段时间称为“死时间
分散刷新︰对每⾏存储单元的刷新分散到每个存取周期内完成
异步刷新：是前两种⽅式的结合，既可缩短“死时间，⼜充分利⽤最⼤刷新间隔
存储容量扩展有哪⼏种⽅法？
位拓展：增加存储字长
字拓展：增加存储器字的数量
字、位拓展：既增加存储字的数量，⼜增加存储字长。
使⽤汉明码进⾏校验时，需要增加 k 位检测位，且 k 位的检测位和 n 位的待检测⼆进制代码位之间要满⾜什么关系？为什么？
设欲检测的⼆进制代码为 n 位，为使其具有纠错能⼒，需增添 k 位检测位，组成 n+k 位的代码。为了能准确对错误定位以及指出代码没错，新增添的检测位数 k 应满⾜：2^k ≥ n+k+1。
已知收到的海明码为0100111（按配偶原则配置），试问欲传送的信息是什么？
P1 = 1⊕3⊕5⊕7 = 0 P2 = 2⊕3⊕6⊕7 = 1 P4 = 4⊕5⊕6⊕7 = 1 P4P2P1 = 110
第六位出错，纠正为 0100101，故要求传送的信息为 0101
什么是多体并⾏存储器？有哪两种存储体编址⽅式，各⾃有什么特点？
多体并⾏系统就是采⽤多体模块组成的存储器。每个模块有相同的容量和存取速度，各模块各⾃都有
独⽴的地址寄存器(MAR)、数据寄存器
(MDR)、地址译码、驱动电路和读/写电路，他们能并⾏⼯作，⼜能交叉⼯作。
⾼位交叉：⾼位地址可表⽰体号，低位地址为体内地址
低位交叉：低位地址⽤来表⽰体号，⾼位地址为体内地址
Cache、主存和辅存构成的三级存储系统分别的⽬的是什么？设计依据是？
缓存-主存层次：解决 CPU 和主存速度不匹配的问题。依据：缓存的速度⽐主存的速度⾼，只要讲 CPU 近期要⽤的信息调⼊缓存，CPU 便可以直接从缓存中获取信息。主存和缓存之间的数据调⽤由硬件⾃动完成，对程序员透明。
主存-辅存：解决存储系统的容量问题。依据：辅存的速度⽐主存的速度低，⽽且不能和 CPU 直接交换信息，但它的容量⽐主存⼤得多，可以存放⼤量暂时未使⽤得信息。当 CPU 需要⽤到这些信息时，再将辅存的内容调⼊主存，供 CPU 直接访问。主存和辅存之间的数据调⽤是由硬件和操作系统共同完成的。
请简述Cache的基本⼯作原理。
任何时刻都有⼀些主存块处在缓存块中。CPU 欲读取主存某字的时候，有两种可能：⼀种是需要的字已经在缓存中，即可直接访问 Cache；另⼀种是所需的字不在 Cache 内，此时需将该字所在的主存整个字块⼀次调⼊ Cache 中。如果主存块已经调⼊缓存块，则称该主存块与缓存块建⽴了对应关系。
试⽐较主存-Cache管理中三种地址映射的⽅法，并分别给出在三种地址映射下，主存地址划分。
直接映射：每个主存块只与⼀个缓存块相对应
全相联映射：允许主存中每⼀字块映射到 Cache 中的任何⼀块位置上。
组相联映射：直接映射和全相联映射的⼀种折中。把 Cache 分成 Q 组，每组 R 块。
Cache-主存间的替换策略有哪些，请简述。
发⽣主存写请求时，如何保证Cache和主存的⼀致性？
写直达法：写操作时数据既写⼊Cache⼜写⼊主存。写操作时间就是访问主存的时间，读操作时不涉及对主存的写操作，更新策略⽐较容易实现
写回法：写操作时只把数据写⼊ Cache ⽽不写⼊主存，当 Cache 数据被替换出去时才写回主存。写
操作时间就是访问 Cache 的时间，读操作Cache 失效发⽣数据替换时，被替换的块需写回主存，增加了 Cache 的复杂性
其他
设CPU共有16根地址线，8根数据线，存储器与CPU的连线如下图所⽰：
请推测系统程序区和⽤户程序区的地址空间。
8000H—87FFH 和 8800H—8BFFH
若使⽤汉明纠错码（Hamming Code）来确定512位数据字中单个错误，需要（10）位校验码。
主存贮器和CPU之间增加cache的⽬的是（解决CPU和主存之间的速度匹配问题）。
设有⼀个四体低位交叉存储器中，每个体的容量为256K×64位，总线传送周期为100ns，存取周期为400ns，四个存储体流⽔线⼯作，CPU连续读4个字所需的最多时间是（700ns）。
某计算机的cache共有16块，采⽤⼆路组相联映射⽅式（即每组2块）、每个主存块⼤⼩为32字节，按字节编址。主存129号单元所在主存块应该装⼊到cache的组号是（4）。
解：cache ⼀共 8 组，每组 2 块。主存按字节编址，129 号单元位于第 5 块上，该块编号为4（从 0 开始）（129 / 32 = 4）。主存块号 i 与 Cache 组号 j 映射关系为：j=i mod 8，所以 j=4 mod 8 = 4，即 129 号单元装⼊到第 5 组，组号为 4 。
存取周期是指（存储器进⾏连续读或写操作允许的最短间隔时间）
在程序的执⾏过程中，Cache与主存的地址映射是由（由硬件⾃动完成的）。
若主存每个存储单元为16位，则（其数据线是16根）。
下列有关RAM和ROM得叙述中正确的是（仅I和II）。
I RAM是易失性存储器，ROM是⾮易失性存储器
II RAM和ROM都是采⽤随机存取⽅式进⾏信息访问
III RAM和ROM都可⽤做Cache
IV RAM和ROM都需要进⾏刷新
III：Cache ⼀般是 SRAM
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