第11讲  动态时序逻辑
陈启武，2014200557
1、分析T-Gate FF、C2MOS FF 和TSPC FF的时间参数
答：1）T-Gate FF:
a)建立时间 ：当CLK为低时，主触发器处于透明模式，D经过一个传输门将电荷存贮在电容中即可保持稳定，所以tsu =tpd_tx 。
b)保持时间：时钟上升沿到来后D必须保持稳定的时间，保持时间很小，thold = 0 。
c)  QM到输出Q的延迟：当CLK为高时，从触发器属于透明模式，QM到输出Q要经过一个传
输门和两个反相器，所以tc-q = 2 tpd_inv + tpd_tx 。
2）C2MOS FF：
对于如上图所示的C2MOS FF,假设所有的晶体管尺寸相同，设导通时间均为t。
a)建立时间：当clk=0，!clk=1，若不考虑时间重叠问题，此时主触发器透明，QM的值主要由D决定，D=0时M2导通，建立时间就是两个PMOS管导通的时间；D=1时M1导通，建立时间就是两个NMOS管导通的时间，所以tsu =2t。
b)保持时间：当时钟上升沿到来后，D必须保持稳定的时间很小，thold = 0 。
c)  QM到输出Q的延迟：当clk=1，!clk=0时，M7、M8导通，此时QM到Q的传递路径由QM
的状态决定，跟建立时间情况分析类似，所以tc-q =2t 。
3）TSPC FF：
TSPC FF如图所示，设PMOS管的导通时间为tp，NMOS管的导通时间为tn。
a)建立时间：当clk为低时，主FF透明、从FF保持。若D=0时，M1导通，VDD经两个PMOS将X拉高，M4又导通，QM=0；D=1时M2导通，X=0使M3导通，QM=1建国大业观后感结尾。建立时间始终为经过两个PMOS和一个NMOS导通的时间，所以tsu =2tp+tn 。
    b）保持时间：当时钟上升沿到来后，D必须保持稳定的时间很小，thold = 0 。
    c）QM到输出Q的延迟：当clk变高时，主FF保持、从FF透明，QM到Q的传递路径由QM的状态决定，情况与建立时间分析类似，所以tc-q =2tp+tn 。
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2、上述FF对时钟信号有何限制？
答：1）T-Gate  FF:
时钟重叠时会导致两个传输门同时导通，这样主从触发器会处于短暂的透明模式。对于时钟信号0-0重叠竞争的情况，只要能保证不改变C2上的电荷，可使时钟高电平到来时输出Q的状态不会改变，时钟0-0重叠的时间只需满足：toverlap0-0 < tpd_tx1 +tpd_in + tpd_tx2 ；对于时钟信号1-1重叠发生竞争的情况，只要保证C1上电荷不能改变，即此时D不能变 就不会改变QM传递到输出Q的值，时钟1-1重叠的时间只需满足：toverlap1-1 < tsu
2）C2MOS  FF：
    当时钟0-0重叠时，M3截止、M4导通，D=0时M2导通，QM =1,使M6截止，Q的状态不会受到影响；D=1时，M1导通，由于M3截止，D的值暂时不会传到QM端，要想在建立时间tsu到来时D的值能够稳定地传递到QM，只需时钟0-0重叠的时间充分小即可，即满足：toverlap0-0< tsu。
陈露莎    当时钟1-1重叠时，只要D在1-1重叠期保持不变，QM的值就不会改变，重叠时间应满足： toverlap1-1 < thold
    3）TSPC FF：由于TSPC锁存器只有一个时钟信号，因此不存在时钟重叠问题。
3、分析HLFF，SDFF的工作原理
答：1）HLFF工作原理：
当clk为低电平时，n1、n4截止，p1管预充使闫妮主演的电影X=1，p4截止，此时触发器输出Q状态保持不变；当clk时钟上升沿到来时，n1、n3、n4、n6导通（n3、n6高圆圆个人资料的导通时间取决三个反相器的延迟），此时触发器进入求值阶段。当D=0时，预充管p2导通使X=1，n5导通，输出信号Q被下拉为低电平；当D=1时，n2导通，节点X被下拉为低电平，p4管导通，输出信号Q被上拉为高电平。
由上面的分析可知，在输出信号Q由低到高的转换过程中，关键路径为由n1、n2、n3和p2组成的通路；在输出信号Q由高到低的转换过程中，关键路径为由n4、n5、n6和p2组成的通路。这些管子的尺寸是相互关联的，应该放在一起进行尺寸的优化。
2）SDFF工作原理：
    当clk为低电平时，n4截止，p1导通，节点X被上拉为高电平，使p2截止，此时触发器输出Q状态保持不变；当clk时钟高电平到来时，n3、n4导通，p1管截止，由两个反相器和与非门组成的保护电路keeper保证信号节点X在保持时间内仍为高电平。若此时输入信号D=1，n2导通，节点信号X通过由n1、n2、n3组成的通路放电，电平降低使p2导通，输出信号Q被上拉为高电平；若此时输入信号D=0，n2截止，节点信号X就没有其他路径可以放
电从而保持高电平，p2截止、n5导通，输出信号被下拉为低电平。
    该电路显然存在的问题是由两个反相器和一个与非门组成的保护电路的引入。该保护电路能够保证内部节点信号X的高电平值，从而避免了由于p1管截止导致其立刻变为高阻态带来的电荷泄露与噪声问题。但这种保护电路的引进不仅会增加电路的静态功耗和时延，还会影响触发器输出的驱动能力。这种问题只能通过增加保护电路中反相器的尺寸来解决，但会严重降低器件开关转换的性能而且对整个电路的功能实现会有一定的限制。
   
4、芯片设计中如何解决时钟偏移（Clock Skew）问题
答：时钟偏移（Clock Skew）：由于时钟线长度及负载不同，会导致时钟信号到达相邻两个时序单元的时间不同，这种效应称为时钟偏移。考虑到触发器要求的建立时间和保持时间，clock skew需满足两个基本条件：
1阿卡丽皮肤）T（skew）<= T（时钟周期）- T（触发器延时）- T（组合逻辑延时）- T（建立时间）
2）T（skew)  >= T（保持时间）- T（触发器延时）- T（组合逻辑延时）
从以上两式可以看出，当发生了建立时间违例（setup violation）时可以通过延长时钟周期，即降低系统频率来解决；而当发生了保持时间违例（hold violation）时，电路一定无法正确工作，即使增加时钟周期也无法改善。因此hold violation情况是一定要避免的。
在ASIC物理后端实现中，可通过CTS——Astro时钟树综合工具，在routing之前插入时钟树。CTS解决时钟偏移问题的一般方法是通过分析时钟线路延迟，在时钟树中插入不同尺寸不同驱动能力的时钟缓冲器（CLOCK BUFFER）以改变时钟信号到达寄存器的延时，使时钟信号能在同一时间到达各个寄存器，让时钟偏移近似为零。用这种方法虽然可以保证整个电路正确工作，但却不一定使电路工作在最优性能下。合理的安排关键路径中相邻触发器的clock skew ，可以大幅度提高整个电路的最高工作频率，从而优化电路的性能。