图1  视频压缩系统的总体架构图
缩率对输入的视频信号进行压缩，压缩后的数据经机载射频收发信机发送到地面接收设备。
1  系统总体设计
整个系统包含三个模块：ADV7189负责模数转换，ADV212负责视频数据的压缩，FPGA负责芯片的配置和数据的接收，图1给出了视频压缩系统的总体架构。ADV7189芯片具有模拟视频信号的采集和模数转换的功能，其支持NTSC、PAL、SECAM等制式的模拟视频输入，数据格式包括CVBS、S-Video和YPrPb 等。输出数字信号支持8、10、16和20位ITU-R BT.656 YCrCb数据。本系统红外模拟视频输入信号采用PAL 制式YPbPr，分辨率为720×576，隔行扫描25 帧/s。FPGA通过I2C总线对ADV7189进行配置，工作时钟为27 MHz，输出数据位宽为10 bit，输出数据格式YCrCb 为4：2：2，编码格式为EAV/SAV。
ADV212芯片具有实时压缩和解压缩标清和高清视频信号的功能[5]，支持最高6级的9/7和5/3小波变换；图像的尺寸可编程，3颜分量4：2：2隔行扫描128×32像素点，输入数据为ADV7189输出的数据，速率为20 MS/s，即160 Mbps。ADV212配置压缩比为100：1，即输出数据的速率为1.6 Mbps，输出数据的格式为JP2。
F P
G A选用X i l i n x公司的V i r t e x-5系列XC5VFX70T[7]，其具有11200个Slice，5 MB Block RAM，6个时钟管理单元，640个用户I/O，全局时钟由外部40 MHz晶振提供，完全可实现对ADV7189和ADV212的配置及数据的读写。
2  ADV212的工作原理及芯片配置流程
2.1  ADV212的工作原理
ADV212芯片内部工作原理如图2所示。该芯片由主机接口、像素接口、小波变换引擎、存储器系统、熵编码器和量化器、嵌入式处理器和内外部DMA等组成[8]。本系统工作在ADV212的主控编码模式（Normal Host），具体的工作流程为：视频数据通过像素接口输入到小波变换引擎中，进入小波变换引擎的数据，每个128×32的图块将通过5/3滤波器分解成许多频率不
图2  ADV212的工作原理图图3  ADV212芯片配置流程图
存储器。存储在内部存储器中的JPEG2000码流通过内部DMA引擎传输到编码FIFO中，编码FIFO作为高速内部存储器和低速主机接口间的缓存器，当编码FIFO达到设定的阈值时，JPEG2000码流便可以通过HDATA总线输出到芯片外部。
2.2  ADV212芯片配置流程
如图3所示，FPGA配置ADV212直接寄存器PLL_HI 和PLL_LO，将ADV212内部时钟JCLK和HCLK配置为108 MHz，延时20 m s后设置ADV212为非主机启动模式，设置ADV212数据总线宽度为32 bit，间接寄存器访问模式为32 bit。FPGA通过间接地址寄存器IADDR 和间接数据寄存器IDATA加载ADV212固件，固件参数来自ADI官方提供的.sea文件，存放在FPGA内部的32 通信方式，FPGA通过改变发送的地址来读写ADV212不同的寄存器值，下面给出具体的读写操作方式。
3.1  FPGA写操作
FPGA向ADV212写数据的时序如图4所示，ADDR 为地址总线，CS_为片选信号，WE_为写使能信号，ACK_为ADV212握手信号，以上信号均为低电平有效，HDATA为数据总线。由图4可以看出，ADV212在WE_的上升沿对HDATA总线上的数据进行采样，采样前后需要确保建立时间t SD和保持时间t HD内数据不变。FPGA写操作具体流程如下：
首先，FPGA向ADV212发出地址和片选使能，下一个时钟周期FPGA将写使能WE_拉低并将数据写入HDATA数据总线，等待ADV212响应写请求ACK_有
图4  FPGA写操作时序图图5  FPGA读操作时序图
图6  FPGA与ADV212之间的通信仿真波形图
和地址线均需保持一个周期，以保证数据正确采样到
FPGA中。
FPGA读写ADV212直接寄存器和间接寄存器的
区别有两点：第一，读写直接寄存器时，FPGA接收
[4]Analog Devices Inc. ADV212 JPEG2000 Video Processor User’s Guide (Revision 1.1)[EB/
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朱铁
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