(19)中华人民共和国国家知识产权局
(12)发明专利说明书
(10)申请公布号 CN 103746692 A
(43)申请公布日 2014.04.23
(21)申请号 CN201310721724.0
(22)申请日 2013.12.24
(71)申请人 北京时代民芯科技有限公司;北京微电子技术研究所
    地址 100076 北京市丰台区东高地四营门北路2号
(72)发明人 文武 魏慧婷 文治平 李卫民 毕波 侯训平 段冲 焦洋
(74)专利代理机构 中国航天科技专利中心
    代理人 安丽
(51)Int.CI
      H03L7/18
动态清零是什么意思
                                                                  权利要求说明书 说明书 幅图
(54)发明名称
      一种基于全数字动态加速锁定技术的PLL频率综合器
(57)摘要
      本发明一种基于全数字动态加速锁定技术的PLL频率综合器，包括鉴频鉴相器、电流编码控制、电荷泵、环路滤波器、压控振荡器、分频器、可编程定时模块、数字自动控制、环路参数控制和可配置寄存器，其中可编程定时模块、数字自动控制、电流编码控制和环路参数控制这四个模块构成了锁相环动态加速锁定控制器；本发明由全数字实现，控制方案简单，电路规模小、功耗低，控制模块具有快速、自动复位功能，对环路的影响很小，非常适合集成度高、功耗低、快速锁定的无线通信或跳频通信领域。
法律状态
法律状态公告日
法律状态信息
法律状态
权 利 要 求 说 明 书
1.一种基于全数字动态加速锁定技术的PLL频率综合器，其特征在于，            该频率综合器包括鉴频鉴相器（10）、电流编码控制（11）、电荷泵（12）、            环路滤波器（13）、压控振荡器（14）、分频器（15）、可编程定时模块（16）、            数字自动控制（17）、环路参数控制（18）和可配置寄存器（19）；鉴频鉴相            器（10）对输入参考信号Fref和反馈信号Fdiv进行频率和相位的比较，然            后输出Up、Down两路信号给电流编码控制（11）；可配置寄存器（19）由外            部三线串口或SPI串口进行数据配置，产生串行时钟Sclk、单位宽数据            Sdata、第一多位宽数据<A:0>、第二多位宽数据<B:0>和第三多位宽数据            <C:0>；其中串行时钟Sclk和单位宽数据Sdata输入到数字自动控制（17），            第一多位宽数据<A:0>输入到可编程定时模块（16），第二多位宽
数据<B:0>            和第三多位宽数据<C:0>输入到电流编码控制（11）；数字自动控制（17）收            到可配置寄存器（19）发出的串行时钟Sclk及单位宽数据Sdata后产生复            位控制字W2和选择控制字W7，其中复位控制字W2分别送至电流编码控制            （11）和环路参数控制（18），而复位控制字W2和选择控制字W7同时送至            可编程定时模块（16）；可编程定时模块（16）根据可配置寄存器（19）设            置的计数值<A:0>进行计数，并输出溢出控制字W5给数字自动控制（17）；            数字自动控制（17）根据W5的值改变复位控制字W2的状态，并传送至电流            编码控制（11）及环路参数控制（18）；电流编码控制（11）接收鉴频鉴相            器（10）送来的Up和Down两路信号，产生不同档位的可编程电流控制字，            并对电流控制字进行二进制编码，然后将二进制控制字Up_b&Dn_b送至电荷            泵（12）；其中电流控制字的编程由可配置寄存器（19）送来的第二多位宽            数据<B:0>或第三多位宽数据<C:0>值确定，而电流控制字的不同档位是根据            数字自动控制（17）送来的复位控制字W2的状态确定选择第二多位宽数据            <B:0>还是第三多位宽数据<C:0>；电荷泵（12）根据电流编码控制（11）送            来的二进制控制字Up_b&Dn_b，选择不同的充、放电电流值Cpout传送给环                            路滤波器（13），环路滤波器（13）根据电荷泵（12）输出的充、放电
电流            值Cpout，进行低通滤波后产生直流电压送至压控振荡器（14），并按照环路            参数控制（18）输出信号W6的状态选择相应的电阻值，保证PLL综合器的            稳定工作，压控振荡器（14）根据环路滤波器（13）送来的直流电压产生相            应输出频率到分频器（15）；分频器（15）对压控振荡器的输出频率进行分            频，反馈到鉴频鉴相器（10）的输入端Fdiv，形成一个环路。           
2.根据权利要求1所述的一种基于全数字动态加速锁定技术的PLL频            率综合器，其特征在于所述数字自动控制（17）包括第一D触发器DFF1，第            二D触发器DFF2，第三D触发器DFF3，反相器INV及缓冲器Buffer1；所述            DFF3的输入端D接地，DFF3的时钟CK连接参考输入REFin，DFF3的置位端            SN连接DFF1的输出端Q，DFF3的输出Q连接W7，DFF3的输出端QN接DFF2            的置位端SN；所述DFF2的输入端D接地，DFF2的时钟CK接反相器INV的            输出，INV的输入接W5，DFF2的输出端Q接缓冲器buffer1的输入；所述            DFF1的输入端D和时钟输入端CK分别连接可配置寄存器的数据Sdata和时            钟Sclk，DFF1的清零端RN接buffer1的输出，DFF1的输出端Q连接W2。           
3.根据权利要求1所述的一种基于全数字动态加速锁定技术的PLL频            率综合器，其特征在于所述可编程定时模块（16）包括选择器1和可编程定            时器；其中选择器1的一个输入端D0为计数模式，另一个输入端D1连接可            配置寄存器（19）送来的第一多位宽数据<A:0>，选择器1的控制端口SW4            连接W7，选择器1的输出端Y连接到可编程定时器的Mode端口，当SW4为            “0”时，可编程定时器开始计数工作，当SW4为“1”时，可编程定时器进            行新的配置；可编程定时器的输入端in连接参考输入REFin，可编程定时器            的输入端reset连接W2，可编程定时器的输出端SW1连接W5。           
4.根据权利要求1所述的一种基于全数字动态加速锁定技术的PLL频            率综合器，其特征在于所述电流编码控制（11）包括CP电流配置寄存器1、            CP电流配置寄存器2和选择器2；其中CP电流配置寄存器1的输入接可配                            置寄存器（19）送来的第二多位宽数据<B:0>，输出接选择器2的D0；CP电            流配置寄存器2的输入接可配置寄存器（19）送来的第三多位宽数据<C:0>，            输出接选择器2的D1；选择器2的输入SW3连接W2，选择器2的输出Y输            出二进制控制字Up_b&Dn_b。           
5.根据权利要求1所述的一种基于全数字动态加速锁定技术的PLL频            率综合器，其特征在于所述环路参数控制（18）包括NMOS管NM1、开关SW2            及缓冲器Buffer2；其中所述SW2由NMOS管NM2构成，NM2的栅极接W2，NM2            的源极接地，NM2的漏极接W6；所述Buffer2的输入连接W2，Buffer2的输            出连接NM1的栅极；所述NM1的源极和漏极短接后接到W6。           
6.根据权利要求1所述的一种基于全数字动态加速锁定技术的PLL频            率综合器，其特征在于所述环路滤波器（13）包括电阻R1、R2、R3，电容            C1、C2、C3；其中Cpout一路接C1的一端，另一路接C2的一端，还有一路            接R1的一端；C1的另一端接地；C2的另一端接R2的一端；R2的另一端一            路接W6，另一路接电阻R3的一端；R3的另一端接地；电阻R1的另一端接            C3的一端，C3的另一端接地。           
7.根据权利要求1所述的一种基于全数字动态加速锁定技术的PLL频            率综合器，其特征在于所述环路滤波器（13）包括电阻R1、R2、R3，电容            C1、C2、C3；其中Cpout一路接C1的一端，另一路接C2的一端，还有一路            接R1的一端；C1的另一端接地；C2的另一端一路接R2的一端，另一路接            电阻R3的一端；R2的另一端接W6；R3的另一端接地；电阻R1的另一端接            C3的一端，C3的另一端接地。           
8.根据权利要求1所述的一种基于全数字动态加速锁定技术的PLL频            率综合器，其特征在于所述电荷泵（12）中的可配置电流设计为Icp，2*Icp，            4*Icp，…，2<sup>n-1</sup>*Icp不同档位，这样在n位二进制信号的控制下，电荷泵输            出电流可为Icp，2*Icp，3*Icp，…，(2<sup>n</sup>-1)*Icp不同的值。           
说  明  书
<p>技术领域       
本发明涉及无线通信射频技术领域，特别涉及一种基于全数字动态加速锁        定技术的PLL频率综合器。